TestWay - Optimisation des points de test
Introduction
Sur une carte utilisant principalement des composants de technologie
traversante, il est courant d'avoir un point de test par équipotentielle.
La testabilité est donc maximale : la commandabilité, l'observabilité,
l'efficacité du test et du diagnostic sont optimales.
Avec l'accroissement de la densité des cartes, il est maintenant fréquent
que l'analyse physique des plages de test après placement/routage conduise
à un rapport accablant : Il est de plus en plus difficile d'accéder
physiquement aux équipotentielles.
Dans les stratégies de test classiques, la perte d'accessibilité physique
conduit inexorablement à la baisse de la couverture de fautes et donc à
la perte d'efficacité des tests.
Afin de remédier à ce problème, deux approches complémentaires se sont
développées :
- Améliorer la conception des interfaces de test pour garantir une
accessibilité physique au pas de 1.27 mm.
- Réduire le nombre de points de test nécessaire à l'obtention d'une
bonne couverture de test (mesure de l'efficacité des tests).
Les Points de Test
Dans le cycle de conception le plus courant, les points de test sont
choisis après placement/routage compte tenu des caractéristiques
mécaniques du cuivre (diamètre des vias, isolement, ... ).
Si aucune plage d'accès ne respecte les critères géométriques,
l'équipotentielle est considérée comme inaccessible.
On peut s'interroger sur l'efficacité de cette démarche de
sélection des points de test qui ne se base que sur des critères
géométriques sans même se soucier des conséquences sur la
couverture de fautes !
Pour répondre à ce problème, TestWay
propose une démarche complète et structurée applicable de la
saisie de schéma jusqu'au placement-routage.
- Analyse de l'efficacité des tests compte tenu des points de
test identifiés lors du placement-routage ou déclarés au
niveau du schéma.
- Proposition pour réduire le nombre de points de test nécessaire
à l'obtention d'une bonne couverture de fautes.
- Proposition pour augmenter l'efficacité des tests par adjonction
d'un nombre limité de points de test.
- Identification des clusters, groupe de composants testé en un
seul bloc à partir d'un nombre d'accès réduit.
Dans un cycle de conception traditionnel, TestWay permet de faire
le point sur les conséquences d'une perte d'accessibilité physique quant
à l'efficacité probable des tests. En considérant les accès existants,
TestWay calcule la couverture de test (équipotentielles et composants
non testés, ou couvert avec une efficacité réduite) et propose des
points de test additionnels pour augmenter de façon significative
l'efficacité des tests.
Dans un cycle d'ingénierie concourante, TestWay identifie dès la saisie
de schéma les points de test nécessaires pour garantir après
placement-routage l'accessibilité nécessaire pour l'obtention
d'un test efficace.
Réduire le nombre d’accès
Dans la mesure où un accès physique à chaque équipotentielle n’est
plus garanti, seul un accès virtuel peut permettre de conserver une
bonne couverture de fautes.
Fig. 1: Couverture = f(Accès physique ou virtuel)
Un accès virtuel est assuré dès lors qu'il est possible d'affecter
un état logique par propagation dans une chaîne amont
(la commandabilité) et d'y effectuer une mesure par propagation
dans une chaîne aval (l'observabilité).
Fig. 2: Accès virtuel
La nature des chaînes aval et amont doit être telle que la propagation
des signaux est simple. Sur ces bases, la technique Boundary-Scan (JTAG)
normalisée 1149.1 par IEEE fournit un accès virtuel à toutes les
broches de composants.
Fautes sur les interconnexions
Une équipotentielle est testable dans la mesure où
il est possible d'y affecter un état par un premier canal
et d'y effectuer une mesure par un second canal.
- Génération d'un état sur une sortie via un composant,
mesure par un canal testeur.
- Génération d'un état via le chemin JTAG,
mesure par un canal testeur.
- Génération d'un état via un canal testeur,
mesure par le chemin JTAG.
- Génération d'un état via le chemin JTAG et
mesure par le chemin JTAG.
Le module TestWay-ITA (Interconnect Test Analyzer) hiérarchise
les équipotentielles afin de déterminer le niveau de priorité
pour l’affectation d’un point de test.
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Fig. 3: Hiérarchisation des équipotentielless
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L'analyse des connexions environnantes permet de classer
chaque équipotentielle dans un des 9 groupes:
- Masse
- Alimentation
- Broche non connectée
- Broche uniquement connectée à une résistance de tirage
- Bus de testabilité Boundary-Scan
- Equipotentielle PUREMENT Boundary-Scan
- Equipotentielle partiellement Boundary-Scan
- Equipotentielle accessible par un canal testeur
- Equipotentielle sans accès
Pour affiner l'analyse, chaque groupe est divisé en sous-groupes
précisant le niveau de priorité pour l'affectation d'un canal
testeur. TestWay signale les points de test inutiles,
préconise des modifications limitées de la conception dans
le but d’économiser des points de test.
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Analyse des composants
Le module TestWay-DTA (Device Test Analyzer) vérifie sur la base des
accès physiques disponibles qu'il est possible d'appliquer un état logique
sur chaque entrée et d'en mesurer les conséquences sur une sortie.
S'il est possible de contrôler toutes les entrées, l'efficacité
théorique d'un test est calculée sur les bases suivantes :
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Le module DTA propose ensuite d'améliorer la couverture de fautes
en ajoutant un nombre réduit d'accès. L'ajout d'un point de test
permet d'améliorer l'observabilité des composants situés en amont
et la commandabilité des composants situés en aval. La priorité est
donnée à l'accroissement de la commandabilité qui aura comme effet
secondaire un accroissement de l'observabilité.
Une meilleure commandabilité permet de stimuler plus de composants.
Une meilleure observabilité est le gage d'une couverture de fautes
plus élevée et d'un diagnostic plus précis.
Le rapport d'analyse fournit par ordre croissant du nombre
d'accès physiques supplémentaires le plus grand ensemble de
composants testés.
Le principe est basé sur une assertion du type : "Si vous ajoutez
N accès physiques, vous pourrez tester M composants supplémentaires".
Ce processus est réitéré de façon incrémentale jusqu'à l'obtention
d'un taux de couverture optimum.
Analyse des clusters
Le module CTA (Cluster Test Analyzer) identifie les clusters en
fractionnant la carte en fonctions logiquement séparables.
Un cluster associe un ensemble de composants non-JTAG reliés par
des signaux constituant un graphe fortement connexe dont les
entrées et les sorties proviennent de points accessibles.
- Le cluster est un bloc de composants dont le test sera
réalisé en même temps à partir d'un nombre d'accès réduit.
- L'accès aux équipotentielles internes à ce bloc n'est pas
essentiel pour assurer une bonne couverture de fautes.
L'utilisation d'un dictionnaire de fautes permet de conserver
un haut degré d'efficacité lors de la localisation de défaut.
- Le type des composants de base est un élément déterminant pour
la création de clusters aisément testables.
- Les clusters Boundary-Scan ont pour caractéristique principale
d'avoir certains de leurs points d'accès connectés à des
équipotentielles partiellement Boundary-Scan.
L'identification des frontières d'un cluster conduit à la génération
d'un fichier d'interconnexion décrivant le cluster et
ses accès primaires.
Si le cluster est composé de composants programmables, de mémoires RAM,
de PROM ou de composants de faible complexité, la génération des
vecteurs de test et du dictionnaire de fautes est automatique.
Couverture de fautes de la carte
Les taux de couverture calculés par les modules ITA, DTA et CTA
sont exploités pour obtenir une représentation graphique de
l'efficacité, des tests sur les différentes parties
de la carte.
Une couleur est affectée à chaque niveau d'efficacité
permettant à l'utilisateur de visualiser rapidement dans
son schéma électrique l'impact de l'ajout ou de la suppression
d'un accès physique.
Informations complémentaires
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